看你在声明地方调用,原理图最简单,生成符号文件后直接添加元件,在工程文件夹里就有,VHDL和Verilog调用就用它们自己的语法格式对应好参数列表和端口列表就行了从你的错误信息看你的顶层模块是qiangda,而你调用的VHDL程序的模块名(即entity后面的名字)也是qiangda,注意不要和顶层模块重名是否可以解决您的问题？
