verilog中if else和case语句有什么区别

2025-03-23 11:56:41
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回答1:

对于早期的综合软件来说,同样的逻辑功能用不同的写法,综合成电路的时候有可能有区别,if else可能会综合成多级级联的结构,而case则级数较少,所以if else综合出的电路可能延时较高。
不过现在的综合软件大多优化能力都很强,我感觉不同写法无所谓,实际综合出来的电路没多大差别。