如何用ModelSim se完全编译Xilinx库文件

2024-12-01 08:35:49

推荐回答（1个）

回答1：

Modlesim 仿真库的建立：将Modelsim根目录下的modelsim.ini的属性由只读改为可写。新建一个文件夹，比如library（为叙述方便，把它放在modelsim的根目录下）。D:/modelsim/library.启动Modelsim,选择[File]/[chang Directory],选择D:/modelsim/library.
选择[File]/[New]/[library]命令，弹出[Creat a New library],在[lihrary Name]中输入“simprims_ver”,同时下一栏也自动输入“simprims_ver”，单击OK。在主窗口中选择[compile]/[Compile]命令，弹出[compile Source Files],在[Library]的下拉列表中选择“simprims_ver”在[查找范围]中选中[Xilinx/veriog/src/simprims]目录下的全部文件，单击complie进行编译。(这时可能会花你一些时间,耐心等待编译完毕)用同样的方法将unisims和Xilinxcorelib三个仿真库进行编译。这时在D:/modelsim/library 下就有以上三个仿真库。 7．总结步骤为a：建立库的放置路径b：对库进行编译c：对库进行映射。最后重新启动Modelsim可以在列表中看到建立的三个库。

那么这个办法明显是比较麻烦的。其实我们可以这样做;
首先将modelsim.ini文件只读模式去掉，存档前面打对勾。在您安装ise的目录下，进入到bin\nt目录下，例如e:\ise6\bin\nt，确认有compxlib这个程序在cmd中运行compxlib -s mti_se -f all -l all -o e:\modeltech_6.0\xilinx_libs就可以了，e:\modeltech_6.0是我安装modelsim的目录，您可以作相应的更改。参数也可以按照您的要求作相应的更改。
这样就可以了。
需要注意的是，千万记住ise和modelsim的安装目录都不要出现空格，最好是直接安装在根目录下
modelsim下编译xilinx库的方法
这几天，建库的问题比较多，写一个建库的方法。所用软件：ISE7.1i+ModelsimSE6.0语言：VHDL首先安装软件。注意：ISE,Modelsim的安装路径不能含有空格。另外，Modelsim的安装路径可设为“$:/modelsim”，其中$为盘符，不要使用默认的安装路径。将Modelsim根目录下的modelsim.ini文件的只读属性去掉。在modelsim的命令窗口中输入命令“compxlib -s mti_se -arch all -l vhdl -w -lib all”，按回车键即可。编译完成后，将Modelsim根目录下的modelsim.ini文件的属性设置为只读。关于“compxlib”命令各项参数的含义，请在modelsim的命令窗口中输入“compxlib -help”查询
把库建好后，接下来的事情就是使它成为modelsim的标准库。这只要修改modelsim安装目录下的modelsim.ini文件就可以了。修改后的内容如下：[Library]std = $MODEL_TECH/../stdieee = $MODEL_TECH/../ieeeverilog = $MODEL_TECH/../verilogvital2000 = $MODEL_TECH/../vital2000std_developerskit = $MODEL_TECH/../std_developerskitsynopsys = $MODEL_TECH/../synopsysmodelsim_lib = $MODEL_TECH/../modelsim_libsimprim_ver = G:/EDA/Xilinx/simprim_ver（库的路径，以下同）unisim_ver = G:/EDA/Xilinx/unisim_verxilinxcorelib_ver = G:/EDA/Xilinx/xilinxcorelib_ver注意的是，这个文件是只读属性。修改之前要把这个属性去掉。第六步：关掉工程，重启modelsim。查看这3个库是否在library框里面。

二、在ISE环境下，调用synplify，生成后仿真所需要的文件。之所以要在ISE环境下调用synplify，主要是因为方便！我也尝试过在synplify环境下综合设计文件，然后在ISE里编译synplify生成的edif文件。但是不成功。ISE在第三方工具支持方面做的是比较好的，感觉跟用ISE直接综合一样。不过有一个缺点是看不了RTL原理图。你可以在synplify中打开ISE生成的synplify工程文件，解决在ISE中不方便查看synplify综合结果的问题。现在，就要开始第二个大步骤了！第一步：创建ISE工程文件。选择好器件。注意Design Flow中一定要选择Synplify Pro Verilog。第二步：综合设计文件，也就是verilog文件。ISE就会自动调用synplify。（如果没有的话，那可能是你的系统环境变量没有设置好）。此时会弹出一个对话框，要你选择synplify的liscense。（这步本来不用说的。如果没有对话框弹出来的话，也不要紧）随便选择一个，就等结果了。第三步：生成后仿真需要的文件。我们可以看到在Implement Design中有三个大分支，这对应着三种仿真。按你的需要按下相应的图标，生成modelsim后仿真所需要的文件，下面对生成的文件和生成这些文件的图标进行说明。

在这3种仿真中，只有第一种没有生成sdf文件。也就是说在modelsim中，只有第一种可以不用把sdf添加到仿真器中（废话！！）。到这时，所有为后仿真所做的准备工作就都完成了。下面就后仿真举例。我们要进行的是Place&Route Simulation！所以按下图标，生成为下一步的工作所需要的文件吧。三、用modelsim进行后仿真。在开始这一步之前，建议为你的设计新建一个文件夹。当然你也可以不这样做，不过对于所造成的麻烦，本人不负责！后仿真总共需要3个*.v文件。一个是你的模块的测试文件，一个是ISE生成的xxx_timsim.v（注意，我们要更改这个文件的文件名，改为xxx.v，也就是你的顶层模块名了。这也是我要求新建文件夹的原因了，重名这件事比尔.盖茨是不答应的）。另一个是glbl.v文件。这个文件在Xilinx安装盘:\Xilinx\verilog\src下。VHDL不需要第3个文件。复制这3个文件到新建的文件夹下，开始我们的第一步工作。第O步：为xxx_timsim.v改名！！！第一步：新建工程，把3个文件添加到这个工程里。（大家都这么熟了，不用教了吧）第二步：在project框里按右键—》add to project –》adding simulation configuration，如下图：

第三步：在弹出的对话框里，选择SDF项。把ISE生成的SDF文件添加进出。如下图：
记住Apply to Region这一项要写好。它对应的是你的tb文件（就是测试文件）调用的顶层模块名。（不是顶层模块名！！）比如你的测试文件是text，例化顶层模块top为i_top,那你应该这样填：text/i_top或者/text/i_top。如果是第一种仿真，此步可以省略。
第四步：添加library。我们创建的那三个库终于派上用场了！我们要添加的就是这3个。选择library项，添加这3个库。你的库建在哪里，就去哪里找！这个也不用说了吧
第五步：选择要仿真的模块。你先不要急，看清楚再选。（有些朋友性子急，驾轻就熟就选了）我们要选的仿真模块可不止一个，如下图，用CTRL键实现！！选了之后点0k！！

最新问答

无双大蛇z中前田庆次和本多忠胜谁厉害

士兵突击里马小帅在哪几集里出场

植物激素与植物生长调节剂有什么区别？

一个手机游戏，内容是一个球在轨道上跑，左右健控制。看能跑多少个关卡。那个球有弹力。还可以直接

用何首乌，黑芝麻，黑豆，核桃等一些东西打的粉末来泡水喝，长期喝能否根治白发啊？

PLC和PC机怎样实现以太网的连接？其中的网关及接口是怎样的？

学生上课时随意丢粉笔,老师应该怎么样处理这种问题？

身份证丢了老公不给我户口本怎么办

我的积分怎么突然变少了？好奇怪啊，少了快200多分。

关于自信的名言警句