verilog 可以与 vhdl 混合使用吗？

2024-12-01 05:16:06

推荐回答（4个）

回答1：

不能，vhdl学习一下是可以的，但是个人觉得还是应该以verilog为主。好像美国军方使用vhdl，因为它非常严谨，比如说接口是16位的，你用一个15位的它就报错，它不是自动帮你进行截位或者补0，为的就是不出差错。对于咱们来说用的话就没有verilog那么方便，现在应用来说还是以verilog居多吧。

回答2：

把你们写的程序封装成模块，在顶层以电路图的形式调用就好了

回答3：

可以，不仅verilog 可以与 vhdl 混合使用，而且与原理图也能混合使用，就是传说中的分层设计，底层模块随便你用什么，生成符号就成，然后到顶层调用，顶层可用原理图也可用语言，目前altera的quartus、xilinx的ise、lattice的isplever均支持这种模式

回答4：

不能在一个文件中，可以在一个工程中使用就像楼上说的