module c32（en，clk，rst，out, clr)；
input en,rst,clk;
Output [31:0] out;
reg [31:0] out;
always @(posedge clk or negedge rst)
If( !rst) out <=0;
else if (clr ==1) out <=0;
else if (en) out<=out+1;
endmodule
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