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在Verilog HDL仿真时间怎么设置呢？
在Verilog HDL仿真时间怎么设置呢？
2024-11-22 11:44:08
推荐回答（2个）
回答1：
在Simulation菜单栏下设置好所显示的仿真时间长度
回答2：
在编辑信号的那个界面点击左上角EDIT选ENDTIME输入你想要的时间
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