TTL门电路为什么输出端不允许并联相接

除三态门、集电极开路门外，TTL集成电路的 输出端不允许并联使用，如果将几个集电极开路门电路的输出端并联，实现“线与”功能时，应在输出端 与电源之间接人上拉电阻。

多余的输出端应该悬空处理，决不允许直接接到VDD或VSS，否则会产生过大的短路电流而使器件 损坏 。不同逻辑功能的CM0S电路的输出端也不能直接连到一起，否则导通的P沟道MOS场效应管和导通的N沟道 MOS场效应管形成低阻通路，造成电源短路而引起器件损坏。

扩展资料

TTL电平信号:

1、TTL电平信号被利用的最多是因为通常数据表示采用二进制规定，+5V等价于逻辑“1”，0V等价于逻辑“0”，这被称做TTL（晶体管-晶体管逻辑电平）信号系统，这是计算机处理器控制的设备内部各部分之间通信的标准技术。

2、、计算机处理器控制的设备内部的数据传输对于电源的要求不高以及热损耗也较低，另外TTL电平信号直接与集成电路连接而不需要价格昂贵的线路驱动器以及接收器电路。

3计算机处理器控制的设备内部的数据传输是在高速下进行的，而TTL接口的操作恰能满足这个要求。

参考资料来源：百度百科-数字集成电路

不管是TTL 还是CMOS，输出都不能直接连在一起，当一个输出高电平，另一个输出低电平，就会损坏输出电路。一般只允许输出接输入，因为输入的阻抗很高，不会损坏输出电路。输出允许并接的情况只允许在集电极开路或者漏极开路输出的电路中

如：A输出高电平，上管导通，下管截止；B输出低电平，上管截止，下管导通；A、B并联，A输出三极管的发射极直接被B输出的下管接地，虽说有4K电阻限流，管子不至于立即烧毁，可是输出的逻辑电平已经不对了，是高电平还是低电平？一般是不稳定的中间电平，即不会≤0.8V，也不会≥3.3V。

一个高一个低并联，，结果到底是高还是低？
并且容易烧毁输出级