verilog中时序逻辑和非阻塞赋值的内在联系是什么? 都说时序逻辑用非阻塞赋值,这是什么决定的?

reg a;
always @(posedge CLK)
begin
a <= 1'b1; //非阻塞赋值，发生在时钟的上升沿（posedge CLK）
end
非阻塞赋值，只会在时钟边沿触发，这就是时序逻辑。

wire a;
assign a = 1'b1; //阻塞赋值,及时赋值,他是无视时钟的，所以是组合逻辑

//--------------------------------------------------------------------------------------
reg a;
reg b;
always @(posedge CLK)
begin
a = 1'b1; //阻塞赋值,及时赋值
b <= 1'b1 //非阻塞赋值
end
这时，a的赋值发生，会在b之前，不是因为a在b的上方，而是一个必须根据时钟沿触发，一个是及时的无视时钟的。

纯手打，望采纳，欢迎追问~~~~

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