你这是verilog，不是VHDL，你的always里面是if(reset==1)，这个判断需要posedge reset来实现，像你这样写的negedge reset，就得判断if(reset==0)
两种语言都可以实现同一种目的，但是总归为两种语言，vhdl和verilog中的有些规则与语法不能混用的，他们彼此都有特定的语法规则，你不能将他们混淆了
