数字钟的设计求高人解答，小弟不胜感激，分不是很多，愿全部给出

2025-02-26 15:05:41

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回答1：

根据设计任务和要求，对照数字电子钟的框图，可以分以下几部分进行模块化设计。1. 秒脉冲发生器脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。如晶振为32768 Hz，通过15次二分频后可获得1Hz的脉冲输出.2. 计数译码显示秒、分、时、日分别为60、60、24、7进制计数器、秒、分均为60进制，即显示00～59，它们的个位为十进制，十位为六进制。时为二十四进制计数器，显示为00～23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。周为七进制数，按人们一般的概念一周的显示日期“日、1、2、3、4、5、6”，所以我们设计这个七进制计数器，应根据译码显示器的状态表来进行，如表1.1所示。按表1.1状态表不难设计出“日”计数器的电路（日用数字8代替）。所有计数器的译码显示均采用BCD—七段译码器，显示器采用共阴或共阳的显示器。Q4 Q3 Q2 Q1 显示 1 0 0 0 日 0 0 0 1 1 0 0 1 0 2 0 0 1 1 3 0 1 0 0 4 0 1 0 1 5 0 1 1 0 6 表1.1 状态表3. 校时电路在刚刚开机接通电源时，由于日、时、分、秒为任意值，所以，需要进行调整。置开关在手动位置，分别对时、分、秒、日进行单独计数，计数脉冲由单次脉冲或连续脉冲输入。4. 整点报时电路当时计数器在每次计到整点前六秒时，需要报时，这可用译码电路来解决。即当分为59时，则秒在计数计到54时，输出一延时高电平去打开低音与门，使报时声按500Hz频率呜叫5声，直至秒计数器计到58时，结束这高电平脉冲；当秒计数到59时，则去驱动高音1KHz频率输出而鸣叫1声。五、参考电路数字电子钟逻辑电路参考图如图1.3所示。参考电路简要说明1. 秒脉冲电路由晶振32768Hz经14分频器分频为2Hz，再经一次分频，即得1Hz标准秒脉冲，供时钟计数器用。2. 单次脉冲、连续脉冲这主要是供手动校时用。若开关K1打在单次端，要调整日、时、分、秒即可按单次脉冲进行校正。如K1在单次，K2在手动，则此时按动单次脉冲键，使周计数器从星期1到星期日计数。若开关K1处于连续端，则校正时，不需要按动单次脉冲，即可进行校正。单次、连续脉冲均由门电路构成。3. 秒、分、时、日计数器这一部分电路均使用中规模集成电路74LS161实现秒、分、时的计数，其中秒、分为六十进制，时为二十四进制。从图3中可以发现秒、分两组计数器完全相同。当计数到59时，再来一个脉冲变成00，然后再重新开始计数。图中利用“异步清零”反馈到/CR端，而实现个位十进制，十位六进制的功能。时计数器为二十四进制，当开始计数时，个位按十进制计数，当计到23时，这时再来一个脉冲，应该回到“零”。所以，这里必须使个位既能完成十进制计数，又能在高低位满足“23”这一数字后，时计数器清零，图中采用了十位的“2”和个位的“4”相与非后再清零。对于日计数器电路，它是由四个D触发器组成的（也可以用JK触发器），其逻辑功能满足了表1，即当计数器计到6后，再来一个脉冲，用7的瞬态将Q4、Q3、Q2、Q1置数，即为“1000”，从而显示“日”（8）。4．译码、显示译码、显示很简单，采用共阴极LED数码管LC5011-11和译码器74LS248，当然也可用共阳数码管和译码器。1. 整点报时当计数到整点的前6秒钟，此时应该准备报时。图3中，当分计到59分时，将分触发器QH置1，而等到秒计数到54秒时，将秒触发器QL置1，然后通过QL与QH相与后再和1s标准秒信号相与而去控制低音喇叭呜叫，直至59秒时，产生一个复位信号，使QL清0，停止低音呜叫，同时59秒信号的反相又和QH相与后去控制高音喇叭呜叫。当计到分、秒从59：59—00：00时，呜叫结束，完成整点报时。2. 呜叫电路呜叫电路由高、低两种频率通过或门去驱动一个三极管，带动喇叭呜叫。1KHz和500Hz从晶振分频器近似获得。如图中CD4060分频器的输出端Q5和Q6。Q5输出频率为1024Hz，Q6输出频率为512Hz。

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