15问答网 > 各位大哥大姐，我现在有个verilog hdl方面的难题，希望大家能够帮助我。不知道如何用verilog语言实现。

各位大哥大姐，我现在有个verilog hdl方面的难题，希望大家能够帮助我。不知道如何用verilog语言实现。

2024-12-01 09:11:27

推荐回答（2个）

回答1：

你看图可以知道很类似SPI嘛，像datain数据传输是时钟上升沿放数据，下降沿读数据，像AD模块，发出去命令后，模块会把采集的数据发回来，那么通过信号线datain先发出去可能16位的数据，每一位是在上升沿写入，模块会自动在下降沿提取这不用咱操心，命令发送过程中，dataout一直是高电平或者根据硬件不同返回一些无效的数等，当命令发完，datain保持高阻态，仿真图上看就是一直为1，而dataout线就开始有数据传输回来，模块会在时钟的上升沿放入每位数据，我们需要在下降沿将数据读出来，类似这么吧，不过你这个要看看原理是啥，才能写

回答2：

需要帮忙可以找我。从百度空间可以找到我的联系方式，在此处不便留。