inpx ----->reg x0------>reg x1------>reg x2------>reg x3
inpx 延迟4个周期，得到 x0,x1,x2,x3,
然后用tap coeffs c0,c1,c2,c3分别和 x0,x1,x2,x3, 相乘，得到的机构再相加，截断，输出12位
因为有4个TAP，所以是4阶
是不是低通，通过VHDL看不出来，用matlab验证一下就知道了
这个程序只能用来做RTL仿真看看波形, 是按照FIR的结构图写的，根本没有考虑具体的FPGA结构，所以没有任何实际意义
楼主你好帅哦
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