Verilog 倒计时模块

2025-03-21 05:56:56
推荐回答(1个)
回答1:

count是你的计数器,clkl_hz是被计数的时钟。
k是你的复位信号,如果k为高,计数器清零。
k为低时count开始计数。没个clkl_hz周期count会加一,一直加到10.
count数到10之后,即使再有clkl_hz的周期,count也不会再增加,一直保持10这个值。知道检测到k为高而清零